我已經忘記是哪一天看到的消息了
跟這個半導體製程代工的新聞有關
據說高通晶片用台積電4奈米也是耗電量很兇
我只有一個合理的半導體物理原理推測
這個耗電流太大的原因來自於漏電流太多
尤其4奈米的製程，閘極與基板的距離太近
加上源極跟汲極的通道距離也變得非常短
以電荷特性來說，同性相斥、異性相吸
在這樣的距離狀況下，同性電荷排斥量大
異性電荷則是彼此更快吸引電荷流通過
所以很可能4奈米的半導體製程已經是物理極限
製程距離如果再縮短下去，例如3奈米製程
可能漏電流就會更大也會更加明顯，懂嗎
而且，我真的認為5奈米以上的製程就很夠用了
所以實在沒有必要繼續追求更縮小化的製程設計
且如果已經到了物理極限，就更該停止繼續開發
不然，花愈多的開發成本，結果功耗反而愈差
而這樣龐大的支出就不太適合商業營運的設計了
當然，這也是我基於理論知識的價值觀判斷
我就也都完全不藏私地分享給每個人參考囉
很可能4奈米製程已經是半導體的物理極限，再繼續縮小下去，漏電流就會愈來愈多了，懂嗎
